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IDT70914S
High-Speed 36K (4K x 9) Synchronous Dual-Port Static RAM
Military, Industrial and Commercial Temperature Ranges
Timing Waveform of Read-to-Write Cycle No. 1 (1,2) (t CYC = min.)
t CYC
t CYC
CLK
t CH
t CL
t CH
t CL
CLKEN
t S
t H
CE
R/ W
(1)
ADDRESS
An
An + 1
An + 1
(1)
An + 2
Dn + 1
DATA IN
DATA OUT
t CD
Qn
t CKHZ (3)
(1)
Dn + 2
t CKLZ (3)
3490 drw 10
Timing Waveform of Read-to-Write Cycle No. 2 (4) (t CYC > min.)
t CYC
(4)
CLK
CLKEN
CE
R/ W
t CH
t CL
t S
t H
ADDRESS
DATA IN
An
t CD
An + 1
Dn + 1
DATA OUT
t CKLZ
(3)
Qn
t OHZ
OE
3490 drw 11
NOTES:
1. For t CYC = min.; data out coincident with the rising edge of the subsequent write clock can occur. To ensure writing to the correct address location, the write must
be repeated on the second write clock rising edge. If CE = V IL , invalid data will be written into array. The An+1 must be rewritten on the following cycle.
2. OE LOW throughout.
3. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
4. For t CYC > min.; OE may be used to avoid data out coincident with the rising edge of the subsequent write clock. Use of OE will eliminate the need for the write to
be repeated.
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